1. Kondisi [Kembali]
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=0
2. Gambar Rangkaian Simulasi[Kembali]
3. Video Simulasi[Kembali]
4. Prinsip Kerja Rangkaian[Kembali]
Pada percobaan ini, dengan kondisi B0=0, B1=1, dan B2=0, rangkaian JK flip-flop berada dalam keadaan reset asinkron karena input clear aktif (low). Hal ini menyebabkan keluaran Q menjadi 0 dan Q̅ menjadi 1, terlepas dari sinyal clock maupun nilai J-K. Dengan kata lain, flip-flop terkunci dalam kondisi reset sampai input clear dinonaktifkan. Setelah clear dilepas (B0=1), pada tepi naik clock berikutnya flip-flop akan masuk ke mode set karena J=1 dan K=0, sehingga Q berubah menjadi 1.
5. Link Download[Kembali]
- Rangkaian Proteus [Download]
- Video Simulasi [Download]
- Datasheet IC 74LS112 [Download]
- Datasheet Swicth [Download]
Tidak ada komentar:
Posting Komentar