1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
- Jumper
- Laptop dengan software Proteus 8.17
3. Rangkaian Simulasi [Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
A)J-K Flip Flop
JK flip-flop adalah rangkaian logika sekuensial yang memiliki dua input (J dan K), dua output (Q dan Q̅), serta dikendalikan oleh sinyal clock. Prinsip kerjanya adalah saat J=0 dan K=0, output tetap mempertahankan keadaan sebelumnya (hold), saat J=0 dan K=1 output Q menjadi 0 (reset), saat J=1 dan K=0 output Q menjadi 1 (set), dan saat J=1 dan K=1 output Q akan toggle atau berbalik dari keadaan sebelumnya. Perubahan output hanya terjadi ketika ada pulsa clock (sesuai dengan jenis pemicu, rising edge atau falling edge), sehingga JK flip-flop dapat berfungsi sebagai penyimpan data sekaligus pembalik keadaan (toggle) secara sinkron.
B)D Flip Flop
D flip-flop adalah rangkaian logika sekuensial yang memiliki satu input data (D), satu output (Q dan Q̅), serta dikendalikan oleh sinyal clock. Prinsip kerjanya adalah saat pulsa clock aktif (sesuai jenis pemicu rising edge atau falling edge), output Q akan mengikuti nilai input D; jika D=1 maka Q menjadi 1, dan jika D=0 maka Q menjadi 0. Dengan kata lain, D flip-flop berfungsi sebagai penyimpan data satu bit yang hanya memperbarui output pada saat clock aktif, sedangkan ketika tidak ada pulsa clock, output mempertahankan keadaan terakhirnya.
5. Video Rangkaian [Kembali]
6. Analisa [Kembali]
1. Analisa Input dan output pada masing masing kondisi, buatkan prosesnya menggunakan rangkaian dalam masing" flip flop
jawab :
1) Kondisi S = 1, R = 0
Pada saat masukan S = 1 dan R = 0, jalur reset pada SR latch akan aktif sementara jalur reset tidak bekerja. Kondisi ini menyebabkan latch berada pada keadaan set, sehingga keluaran Q dipaksa menjadi 0. Karena Q dan Q̅ saling berhubungan melalui rangkaian silang, maka Q̅ otomatis bernilai 1.
D Flip Flop
S=1,R=0, jalur reset aktif sehingga Q dipaksa output 0 dan Q̅ beroutput 1
2) Kondisi S = 0, R = 1
Ketika masukan S = 0 dan R = 1, jalur reset tidak aktif sedangkan jalur set aktif. Kondisi ini memaksa SR latch untuk melakukan reset sehingga keluaran Q dipaksa menjadi 1. Karena sifat komplemen, maka Q̅ otomatis bernilai 0.
D Flip Flop
S=0,R=1, jalur set aktif sehingga Q dipaksa output 1 dan Q̅ beroutput 0
3) Kondisi S = 0, R = 0
Apabila masukan S = 0 dan R = 0, artinya kedua jalur yang aktif baik pada sisi set maupun reset. Q = 1, Q̅ = 1
D Flip Flop
S=0,R=0, jalur set dan reset aktif sehingga Q dan Q̅ beroutput 1
4) Kondisi S = 1, R = 1, J=0, dan K=0Kedua jalur gerbang AND tidak aktif sehingga S dan R tetap 1, output Q=0 dan Q̅=1
D Flip Flop
saat B6 Rising edge dan B5 (D) =0, karena ada input 0 pada gerbang AND sehingga menghasilkan output 0 yang diinputkan ke gerbang NOR dan AND kedua beroutput 1, gerbang NOR Q beroutput 0 dan gerbang NOR Q̅ beroutput 1
5) Kondisi S = 1, R = 1, J=0, dan K=1Jalur K mengaktifkan reset, setelah clock memicu transfer, output Q=0 dan Q̅=1
D Flip Flop
saat B6 Rising edge dan B5 (D) =1, gerbang AND pertama beroutput 1 karena memiliki 1 input 1, gerbang AND kedua yang melewati NOT terlebih dahulu beroutput 0, gerbang NOR Q̅ beroutput 0 karena ada input 1, sementara gerbang NOR Q beroutput 1 karena memiliki input 0 di kedua kaki
6) Kondisi S = 1, R = 1, J=1, dan K=0Jalur J mengaktifkan set, setelah clock memicu transfer, output Q=1 dan Q̅=0
D Flip Flop
saat B6 = 0 dan B5 (D) =don't care, kedua output gerbang AND pasti 0 yang diinputkan ke gerbang NORyang menghasilkan output Q = 1 dan Q̅ = 0 (stand) tidak ada perubahan dari keadaan sebelumnya
6) Kondisi S = 1, R = 1, J=1, dan K=1kedua jalur, baik set dan rsest aktif, setelah clock memicu transfer, output Q dan Q̅ berubah-ubah ssuai sinyal clock (toggle)
D Flip Flop
saat B6 dan B5 (D) dilepas, nilai output tidak berubah
2. Analisa perbedaan perbedaan yang terdapat antara J-K & D
Jawab
JK flip-flop memiliki dua input (J dan K) yang memungkinkan empat kondisi kerja, yaitu hold, set, reset, dan toggle, sehingga lebih fleksibel dan dapat digunakan sebagai penyimpan data maupun pembalik keadaan (toggle). Sebaliknya, D flip-flop hanya memiliki satu input data (D) sehingga prinsip kerjanya lebih sederhana: output hanya menyalin nilai D pada saat clock aktif. JK flip-flop cocok untuk aplikasi yang memerlukan pencacahan (counter) karena dapat melakukan toggle otomatis saat J dan K bernilai 1, sedangkan D flip-flop lebih sering digunakan untuk register atau penyimpanan data karena mampu menjaga kestabilan output tanpa risiko kondisi terlarang
- Rangkaian Proteus [Download]
- Video Rangkaian [Download]
Tidak ada komentar:
Posting Komentar